研究領域
前瞻CMOS元件 (Advanced CMOS)
閘極氧化層的特性一直是決定CMOS元件壽命的重要指標。隨著CMOS元件尺寸繼續縮小，氧化層厚度亦由現在0.25mm製程的5nm逐漸縮減， 當到達0.07mm製程時，預估所使用的氧化層厚度約為1.5nm，這僅相當於數層原子的厚度。在氧化層如此薄的狀況下，各種以往不顯著的現象紛紛現形， 諸如氧化層漏電流的大幅上升及成分的複雜化(如PMOS中hole tunneling current的出現，valence electron tunneling的發生)，soft breakdown的現象， poly depletion effect等等。另外由於這些效應的出現，對於一些傳統上用來評估氧化層厚度，品質，壽命的方法如C-V measurement ，Charge Pumping technique 等皆產生了影響，使得元件在可靠性的評估上變得更加困難。因而在本計劃中，將針對薄氧化層特性萃取方法的改進及退化行為進行研究， 以期能更進一步的評估氧化層厚度縮小的極限，和替代方案的可能性(stacked gate dielectric)。
非揮發性記憶元件 (Non-volatile Memory)
- 快閃式記憶體 (flash memory)
快閃式記憶元件主要係利用一浮動式閘極(FG)做為電子儲存之用，若當FG下之氧化層因寫入或抹除(P/E)而產生缺陷(trap)時， FG內之導電電子經由氧化層缺陷流出(或流入)而造成儲存資料流失。上述原因，使得目前快閃式元件之氧化層厚度無法降低，而成為發展之主要障礙。 為解決此問題，利用氮化矽(SiN)內之trap state來做為電子儲存之記憶體即成為前瞻性之發展方向。由於SiN內之trap state具有彼此互不通導的特性[2]， 當氧化層產生缺陷時，僅少部分SiN內之電子會受影響而流失，可增加資料保存能力。此外，元件係利用熱電子寫入(CHE program)與熱電洞抹除(BTBT hot hole erase) 的方式而達到2–bit/cell之運作。而各種操作偏壓。此外，其耐久性量測。以SiN trap儲存電子，能量較淺且具有溫度效應，因採用BTBT Hot Hole erase，氧化層內會累積正電荷， 造成有別於傳統之FG Flash新的可靠性議題。 在本研究中，將探討經過P/E加壓後之元件，其抹除狀態與寫入狀態可靠度問題，建立其物理模型且提出元件加速測試方法。
- 電阻式記憶體 (resistive-RAM)
電阻式記憶體元件由於操作電壓低、讀取速度快速及耐受性高，為下一代嵌入式記憶體或高密度記憶體之主要可能技術，極見前瞻性，本實驗室研究主題包括可靠性測試， 數值測試及加速測試方法，以符合工業界發展所需。
高壓元件 (High-Voltage Device)
因平面顯示器與Mixed-Mode產品的崛起，作為高電壓驅動元件的Power MOSFET需求也大幅增加。 面對越來越高的驅動電壓（從數十伏特到上千伏特），元件的耐壓程度也不斷的被提高，造就不同結構的Power MOSFET的發展。 其中，LDMOS扮演極為重要的角色。它不僅可耐超高電壓（20～200V），更由於具有平面結構能與目前的CMOS製程技術相容。 為目前最為廣泛使用的Power device結構。由於LDMOS 具有一個耐高壓的淡摻雜區域，因此在元件可靠度分析上也與MOSFET結構不同， 傳統Charge Pumping與C-V量測皆無法適用。另外，高功率操做下，self-heating效應變的極為嚴重，如不能做好相關可靠度分析， 將對汽車電子，手機ic，電源控制ic，皆會造成嚴重後果